ソフト−エラー・ハード・エレクトロニクス及び耐放射線論理セルのためのレイアウト方法

专利摘要:
本発明は、ソフト・エラー（非破壊エラー）に対して論理回路を効果的に保護するためのレイアウト方法、及びソフト・エラーに対して保護されるレイアウトを有する回路セルを含む。特に、この方法は、回路内の多数のノードがシングル・イベントによって影響されるケースに対して保護する。これらのイベントは回路に多数のエラーをもたらし、単一ノード・エラーに対処するための方法は幾つか存在するが、あらゆる現在存在している保護方法を用いて多ノード・エラーに対処するのは非常に難しい。この方法は、多ノード・パルスの発生が高くなる（高い集積レベルのために）、現代技術（＜９０ｎｍ）のＣＭＯＳベースの論理回路に、特に有用である。これは、シングル・イベントにより生じるソフト・エラーに対して回路を保護された状態にする固有のレイアウト構成を使用する。
公开号:JP2011512026A
申请号:JP2010543259
申请日:2009-01-15
公开日:2011-04-14
发明作者:リルジャ，クラス，オロフ
申请人:リルジャ，クラス，オロフ；ロバスト チップ，インコーポレーテッド；
IPC主号:H01L21-82

专利说明:

[0001] Ａ．関連出願への相互参照
本出願は、２００８年１月１７日に出願された米国特許仮出願第６１／０１１，５９９号、２００８年１月２２日に出願された第６１／０１１，９８９号、２００８年３月７日に出願された第６１／０６８，４８３号、及び２００８年４月５日に出願された第６１／１２３，００３号に基づく優先権を主張するものであり、それらを引用によりここに組み入れる。]
[0002] Ｂ．技術分野
本発明は、ソフト・エラー（非破壊エラー）に対して論理回路を効果的に保護するためのレイアウト方法、及びソフト・エラーに対して保護されるレイアウトを有する回路セルを含む。特に、この方法は、回路内の多数のノードがシングル・イベントによって影響されるケースに対して保護する。これらのイベントは回路に多数のエラーをもたらし、単一ノード・エラーに対処するための方法は幾つか存在するが、あらゆる現在存在している保護方法を用いて多ノード・エラーに対処するのは非常に難しい。この方法は、多ノード・パルスの発生が高くなる（高い集積レベルのために）、現代技術（以下９０ｎｍ）のＣＭＯＳベースの論理回路に、特に有用である。これは、シングル・イベントにより生じるソフト・エラーに対して回路を保護された状態にする固有のレイアウト構成を使用する。]
背景技術

[0003] シングル・イベント過渡現象（及びシングル・イベント・アップセット）により生じるソフト・エラーの問題は、ウルトラ・ディープ・サブミクロン（＜９０ｎｍ）技術において大幅に増加することが予想される。特に、重大なのは、放射線により生じるソフト・エラーに対して論理回路がより一層敏感になり、シングル・イベント・エラーの主なソースとしてメモリを潜在的に超えると予想されることである。さらに、マルチ・ビット・アップセット（ＭＢＵ）、シングル−イベント・マルチ・アップセット（ＳＥＭＵ）のような多重エラーの発生率が増加する。]
[0004] この主な要因は、フィーチャがより高集積になり周波数がより高くなると、空間分布及びシングル・イベント過渡現象（ＳＥＴ）のパルス長が比較的大きくなって、ＳＥＴパルスが（ソフト−）エラーとしてラッチされ、又は１つのシングル・イベントによって幾つかの回路ノード上にＳＥＴパルスが同時発生する確率が増加することである。]
[0005] ソフト−エラー率の増加に伴う問題は、半導体設計及び製造コストの増大によってさらに複雑にされる。半導体ＦＡＢの開発及び維持に関係する高いコストは、高い放射線耐性を要求する用途についても標準の市販用半導体製造を用いることを非常に望ましくする。したがって、これらの用途のための能率的で堅牢な耐放射線設計（ｒｏｂｕｓｔ ｒａｄｈａｒｄ−ｂｙ−ｄｅｓｉｇｎ）（ＲＨＢＤ）技術を開発する強い動因が存在する。]
[0006] さらに、この設計プロセスはまた、非常に複雑かつ高価となってきており、耐放射線用途のために標準設計のＩＰ及びライブラリを可能な限り再使用できるようになることが非常に望ましいであろう。]
発明が解決しようとする課題

[0007] Ｃ．従来技術
シングル・イベント・エラーのための現在の耐放射線設計技術は、三重化（三重モード冗長（ｔｒｉｐｌｅ ｍｏｄｅ ｒｅｄｕｎｄａｎｃｙ）、ＴＭＲ）、又は二重化（例えば、ビルトイン・ソフト・エラー耐性（ｂｕｉｌｔ−ｉｎ ｓｏｆｔ−ｅｒｒｏｒ ｒｅｓｉｌｉｅｎｃｅ）、ＢｉＳＥＲ）を含む。これらの回路は、信号の２つ又はそれ以上の冗長コピーを搬送し、ある形式の多数決、すなわちフィルタリング回路を用いて、冗長信号の間の正しい信号を判定する。フィルタリングは、冗長信号の１つが間違っている場合、（冗長信号の値を比較することによって）信号の通過を防止し、幾つかの（３つ又はそれ以上の）冗長信号の間の多数派から正しい信号を選択する回路を多数決する。]
[0008] これらの技術は、望ましくない電力及びエリア・オーバーヘッドを生じ、これらの技術の現在バージョンは、ＭＢＵ又はＳＥＭＵを取り扱うことができない。ＲＨＢＤとして（大まかに）分類することもできるメモリのためのエラー訂正コード、ＥＣＣは、二重化／三重化よりも能率的であり、付加的なオーバーヘッドを伴って、メモリ回路内の多重エラーを取り扱うことができる。しかしながら、論理回路への対応するエラー訂正の適用は、非常に制限され、アプリケーション特有である（例えば、選択的パリティ・チェック又は特化されたチェック回路ＩＰの挿入）。]
[0009] ソフト−エラー・ハード設計のためのレイアウト技術についての最新技術は、主に、簡単なスペーシング及びサイジングと、付加的なコンタクトの付与からなる。]
[0010] 放射線により生じるシングル・イベント（ソフト−）エラー（ＳＥＥ）は、１つ又はそれ以上の（例えば、二次）電荷粒子によって半導体材料内に発生した電荷が、半導体基板上のコンタクト領域によって収集されたときに起こる。これは、これらのコンタクト領域に結合された回路ネット上に電流パルスをもたらし、電流パルスは次に、回路内に電圧パルスを生じさせ、電圧パルスは順序素子（ラッチ、フリップ−フロップ）を反転させ、又は組み合わせ論理を通って伝播し、回路内の次の順序素子においてエラーとしてラッチされることがある。]
課題を解決するための手段

[0011] 本発明は、シングル・イベントの影響に対する全回路応答を利用した固有の新しいレイアウト方法を含み、さらに、ソフト・エラーに対して保護されたレイアウトを有する回路セルを含む。この方法は、多数のノード上で生じた、回路内のシングル・イベント・パルスが、互いに反対に作用する、したがって打ち消す（又はシングル・イベントの影響を大いに減少させる）ようにクリティカル・コンタクト領域の配置を用いる。回路内の信号を維持し又は処理するのに一次及び二次回路が用いられるケースでは、一次回路と二次回路との両方においてエラーが起こる可能性が残らないように、したがって一次回路と二次回路の組み合わせが十分にエラーのないものとなるように、セクション４で説明される付加ルールが用いられる。]
図面の簡単な説明

[0012] ラッチ・セルにおける一次対向ノードである。
ラッチ回路の対向するノードの主配置である。
ノード１−４を有するＤＩＣＥラッチ・セル（従来技術［Ｎｉｃ０５］）についての基本ネットリストである。ｐ１−ｐ４及びｎ１−ｎ４はそれぞれｐＭＯＳＦＥＴドレイン及びｎＭＯＳＦＥＴドレインである。
ＤＩＣＥラッチ・セルのレイアウトについての第１の好ましいレイアウト配置である。ｎｓ／ｐｓは、そのドレインが隣接する２つのｍｏｓｆｅｔについてのソース・コンタクトである。ｐ１−ｐ４及びｎ１−ｎ４は、それぞれ、４つのメイン・ストレージ・ノードのｐＭＯＳＦＥＴドレイン及びｎＭＯＳＦＥＴドレインである。ｎ及びｐノードのあらゆる巡回同時置換は等価（及び本発明の一部）となるであろう。ｍｏｓｆｅｔは、別の活性領域に設置することができ、又は隣接するｎ及びｐノードを同じ活性領域に設置することができる。ＭＯＳＦＥＴソースは、ドレインのラインに又はドレイン・ノードのラインに垂直な方向に設置することができる。ウェル・コンタクトは、いずれかの側のみに設置することができ、又は隣接するノード・ペアも取り囲むこともできる。ノードはまた、以下のルール、すなわち、２つの隣接するｎ−ドレイン、又は２つの隣接するｐ−ドレインは常に奇数／偶数ペア（例えば、ｐ１及びｐ２、又はｎ２及びｎ３）であり、隣接するｎ−ドレインからｐ−ドレインまでは常に奇数／奇数、及び／又は、偶数／偶数ペア（例えば、ｎ２及びｐ２、又は、ｐ３及びｎ１）であるというルールに従う異なる順番に設置することができる。
第２の好ましい配置に対応するネット−リストである。ノード６が図５のドレイン６ａに結合され、ｐ１と６ａが物理的に分離している限り、黄色のＭＯＳＦＥＴは含まれてもよいし含まれなくてもよい。
第２の好ましいレイアウト配置である。ｎｓ／ｐｓはそのドレインが隣接する２つのｍｏｓｆｅｔについてのソース・コンタクトである。ノード６ａと６ｂは結合されている。ノード６ａに隣接する黄色のゲートは、含まれてもよいし含まれなくてもよい（双方の変形は請求項に含まれる）が、ｐ１と６ａは物理的に分離している。レイアウトは、図１のレイアウトから導出され、ノード置換、アクティブ、ソース、及びウェル・コンタクト配置に関して同じ変形が適用される。
第３の好ましい配置に対応するネット−リストである。ノード６が図４のドレイン６ａに結合され、ｐ１と６ａが物理的に分離し、ノード７が図４のドレイン７ａに結合され、ｎ１と７ａが物理的に分離している限り、黄色のＭＯＳＦＥＴは含まれてもよいし含まれなくてもよい。
第３の好ましいレイアウト配置である。ｎｓ／ｐｓは、そのドレインが隣接する２つのｍｏｓｆｅｔについてのソース・コンタクトである。ノード６ａ−６ｂは、ノード７ａ／７ｂと同様に結合される。ノード６ａ及び７ａに隣接する黄色いゲートは含まれてもよいし含まれなくてもよい（双方の変形は請求項に含まれる）が、隣接するドレイン領域は物理的に分離している。レイアウトは、図１のレイアウトから導出され、ノード置換、アクティブ、ソース、及びウェル・コンタクト配置に関して同じ変形が適用される。
第４の好ましい配置に対応するネット−リストである。図８においてノード６がドレイン６ａに、７が７ａに、８が８ａに、及び９が９ａに結合され、６ａ、７ａ、８ａ、９ａがそれらの隣接する主要ドレイン・ノードとは物理的に分離している限り、黄色のＭＯＳＦＥＴは含まれてもよいし含まれなくてもよい。
第４の好ましいレイアウト配置である。ｎｓ／ｐｓはそのドレインが隣接する２つのｍｏｓｆｅｔについてのソース・コンタクトである。ノード６ａ／６ｂ、７ａ／７ｂ、８ａ／８ｂ、及び９ａ／９ｂは結合されている。ノード６ａ、７ａ、８ａ、９ａに隣接する黄色のゲートは含まれてもよいし含まれなくてもよい（双方の変形は請求項に含まれる）が、ノード６ａ、７ａ、８ａ、９ａはそれらの隣接するＭＯＳＦＥＴドレインとは物理的に分離している。レイアウトは、図１のレイアウトから導出され、ノード置換、アクティブ、ソース、及びウェル・コンタクト配置に関して同じ変形が適用される。もちろん請求項は、余剰ノード６ａ／６ｂ、７ａ／７ｂ、８ａ／８ｂ、９ａ／９ｂが及びその組み合わせが含まれ又は省略された種々の付加的な変形を包含する。
単一の及び多数のノードの、シングル・イベントの影響に対する完全な堅固さを保証するために配置及びサイジングを用いた重複ラッチ・セルについての（例えば、ＢＩＳＥＲについての）回路の概略図及びレイアウトである。幾つかのノードに影響するシングル・イベントについては、一次ラッチは、ノード１がＨＩＧＨのときにのみ反転されることができ、冗長ラッチは、ノード１（r）がＬＯＷのときにのみ反転されることができる。したがって、両方のラッチに影響するあらゆるシングル・イベントは、ＢＩＳＥＲ構成において２つのラッチのうち１つしか反転させることができず、したがって、エラーを起こすことができない。
請求項９及び請求項１０の重複回路の例である。冗長ノードと一次ノードが反対の状態を搬送する重複インバータにおいて、ｎ−ドレイン０とｐ−ドレイン１との両方が影響される場合（Ｄがｈｉｇｈの場合）又はｎ−ドレイン１とｐ−ドレイン０との両方が影響される（Ｄがｌｏｗの）場合に、一次ノードと冗長ノードとの両方においてエラー信号が生成されることがある。このようにノードを設置することによって、一次出力と冗長出力との両方に対する過渡エラーを引き起こすことがある２つのノードを粒子トレースが通過する場合に、トレースは他のノードも通過し、ネットの１つにおけるパルスが抑制される。例えば、図のトレースを考えると、ノード０がｈｉｇｈの場合、ｎ−ドレイン０上に収集された電荷がノード０をｌｏｗに引き下げることになり（過渡エラー）、ノードｐ−ドレイン１上に収集された電荷がノード１をｈｉｇｈに引き上げることになるが、ノードｎ−ドレイン１上に収集された電荷は、ｐ−ドレイン１に対する影響とは反対にノード１をｌｏｗに引き下げることになり、ノード１をｌｏｗに保つ（すなわち、ノード１に対する過渡を防止する）。ノード０がｌｏｗの場合、ノードｎ−ドレイン１上に収集された電荷はノード１をｌｏｗに引き下げることになる（過渡エラー）が、ｎ−ドレイン０に収集された電荷はノード０をｌｏｗに保つ（すなわち、ノード０に対する過渡を防止する）。一般的なケースでは、すべてのノード上に幾つかのパルスが存在することになるが、１つの及び１つのみの重複ノード上でのみフルスイング・パルス（伝播することができる過渡）が生成されることができることは常に真であり続けることに注意されたい。] 図１ 図４ 図５ 図８
実施例

[0013] 発明の詳細な説明とその作用方法
本発明は、シングル・イベントの影響に対する全回路応答を利用した固有の新しいレイアウト方法を含む。これはまた、新しいレイアウト方法に従って構築されたレイアウトを有する特定の回路セルを含む。]
[0014] 放射線により生じるシングル・イベント（ソフト−）エラー（ＳＥＥ）は、１つ又はそれ以上の（例えば、二次）荷電粒子によって半導体材料内に発生した電荷が、コンタクト領域によって収集されたときに起こる。コンタクト領域は、回路内のネットに結合された、半導体基板上の又は内の低抵抗領域、例えば、ＭＯＳＦＥＴ技術におけるソース及びドレイン領域である。回路ネット（又はノード）は、低抵抗領域（金属）によって結合された回路の一部のことを指し、その広がりの全体にわたって特定の電圧値（ネットの電圧状態として言及される）を維持する。ネットは、任意の数のコンタクト領域に結合することができる。]
[0015] シングル・イベントの間にコンタクト領域によって収集された電荷は、回路内に電流パルスをもたらし、電流パルスは次に、これらのコンタクト領域に結合された回路ネットの電圧、すなわち回路内の電圧パルスに、変化をもたらす。これらのパルスは、順序素子（ラッチ、フリップ−フロップ）を反転させ、又は組み合わせ論理（すなわち、デジタル論理ゲート・セット）を通って伝播し、回路内の次の順序素子においてエラーとしてラッチされることがある。]
[0016] 回路ネット上の電圧に対するシングル・イベントの影響は、異なるコンタクト領域毎に異なり、例えば、シングル・イベントは、コンタクト領域が基板内のどこに位置するか、及びそれらがどのように回路に結合されたかに応じて、コンタクト領域に結合されたネット上の電圧を増加させ又は電圧を減少させる影響を有する。本発明における方法は、多数のコンタクト領域上で発生した、回路内のシングル・イベント・パルスが、回路ネットの電圧に対してそれらが有する影響に関して互いに反対に作用する、したがって打ち消す（すなわち、シングル・イベントの影響を大いに減少させる）ようにクリティカル・コンタクト領域の配置を使用する。]
[0017] この方法はまた、回路に対する所望の全体的影響を達成することが望ましいときに、シングル・イベントが回路ネットの電圧に対して有する影響の強さを調節することを含む。この調節は、コンタクト領域のサイズを変化させることによって、及び、レイアウト内の他のコンポーネントに対するそれらの位置を変化させることによって達成することができる。]
[0018] この方法は、順序論理素子（ラッチ、フリップ−フロップ、メモリ・セル）に、組み合わせ論理（１つ又はそれ以上のデジタル論理ゲートの結合）に、又はアナログ回路セルに適用することができる。]
[0019] 以下の２つのセクションでは、この方法を適用する２つの特定の方法の詳細が説明される。第１に、セクション４．１は、位置及び強さ調節を使用して、幾つかのコンタクト領域に対するシングル・イベント効果が、それらが結合された回路ネットに対するそれらの影響の観点で互いに打ち消しあうようにする。第２に、セクション４．２は、位置及び強さ調節を使用して、シングル・イベントが幾つかの冗長ネット上のそれらの電圧状態を同時に変化させることができないような方法で、２つ又はそれ以上の、回路内の冗長ネットがシングル・イベントによって別様に影響されるようにする。]
[0020] Ａ．対称配置を用いるレイアウト方法−方法１
本発明の方法１における重要なステップは、以下の通りである。]
[0021] １．それらが同時にシングル・イベントによって影響されるときに、どのコンタクト領域が回路ネットに対して反対の影響を有するかを識別する。]
[0022] ２．これらのノードをレイアウト内で互いに隣り合うように、他の隣接するコンタクト領域に対して十分に対称な方法で設置する。
ａ．特に、ＣＭＯＳ技術において、コンタクトは、ウェル接合部及びウェル・コンタクトに関して対称の（等価の）位置に構成される。
ｂ．２つのコンタクト領域が順序素子（例えば、ラッチ）の一部である場合、この配置は、両方の領域に影響するシングル・イベント、すなわち、これらのノードの両方に影響するような方向に延長された電荷（例えば、荷電粒子の通過によって生じるような）を有するイベントによって、これらの２つのノードが反転されることができないことを保証する。
ｃ．ノードが組み合わせ素子の一部である場合、この配置は、シングル・イベント、すなわち、これらのノードの両方に影響するような方向に延長された電荷（例えば、荷電粒子の通過によって生じるような）を有するイベントの発生が両方のノードに影響するとき、生成された出力パルスが大いに抑制されることを保証する。]
[0023] ３．付加的な保護回路（冗長ネット）を有する素子においては、１つのシングル・イベントからの電荷が一次ネットと冗長ネットとの両方に影響するとき、それが一次又は二次回路のいずれかにおける対向するノードの両方にも常に影響し、又は一次及び二次回路の両方の対向するノードに影響するような方向に、冗長ネットのコンタクト領域を設置する。]
[0024] 特にＣＭＯＳ技術については、上記のステップ１及び２は、ソース又はドレイン・コンタクト領域に対するシングル・イベントの影響を特徴付けるために、以下を用いることになる。
ａ．ｎ−ドレイン（又はソース）がシングル・イベントによって影響されるとき、シングル・イベントの影響は、このコンタクト領域に結合されたネット上の電圧を減少させることである、すなわち、ノードがｈｉｇｈの場合には電圧を切り替える傾向があり、ノードがｌｏｗのときには、電圧を切り替える傾向はない。
ｂ．ｎ−ドレイン（又はソース）がシングル・イベントによって影響されるとき、シングル・イベントの影響は、このコンタクト領域に結合されたネット上の電圧を減少させることである、すなわち、ノードがｈｉｇｈの場合には電圧を切り替える傾向があり、ノードがｌｏｗのときには、電圧を切り替える傾向はない。]
[0025] また、特にＣＭＯＳ技術については、上記のステップ３は、冗長信号を搬送するネット（一次及び二次ネット）に各々が結合された２つのノードについての以下のルールを用いることになる。
ａ．１つが一次ネットに結合され、もう１つが二次ネットに結合された、２つのｎ−ドレイン（又はソース）がシングル・イベントによって影響され、それらが常に反対の電圧状態を有するとき、一次／二次ネットのうち１つのみが反転される（すなわち、その電圧が変化する）ことができる。
ｂ．１つが一次ネットに結合され、もう１つが二次ネットに結合された、２つのｐ−ドレイン（又はソース）がシングル・イベントによって影響され、それらが常に反対の電圧状態を有するとき、一次／二次回路のうち１つのみが反転されることができる。
ｃ．一方のネットからのｎ−ドレイン（又はソース）と他方のネットからのｐ−ドレイン（又はソース）がシングル・イベントによって影響され、これらのドレイン（ソース）に結合されたネットが常に同じ電圧状態を有するとき、一次／二一次ネットのうち１つのみが反転されることができる。]
[0026] Ｂ．非対称配置を用いるレイアウト方法−方法２
状態（すなわち、電圧又は信号）を記憶するために一次ネットと冗長ネットを使用する素子のケースでは、シングル・イベントが互いに打ち消しあうように影響するレイアウトを合成するためのもう１つの方法は、シングル・イベントの電荷収集に関して意図的に１つのコンタクト領域をより強くさせることである。このコンタクト領域は、結合されたネットに関係しているシングル・イベントの結果を常に判定することになる（例えば、ｐ−ドレインについては、常に最後にはＨＩＧＨとなるであろう（Ｖｄｄにおいて））。状態を記憶する４つのネット（２つの一次ネット、２つの冗長ネット）が存在するとき、一次回路部においてドミナントにされたコンタクト領域に結合されたネットが、冗長回路部においてドミナントにされたコンタクト領域に結合されたネットとは反対の状態を記憶し、両方の回路部に影響するイベントによって２つの冗長回路部のうち１つのみが反転されることができることを保証する。この変形を用いると、ロバスト・セル合成方法は、以下のようになる。]
[0027] 状態を記憶するために一次ネットと冗長ネットを使用する設計については、
ａ．それらが同時にシングル・イベントによって影響されるときに（一次部ならびに冗長部において）、どのコンタクト領域が対向する回路の影響を有するかを識別する。
ｂ．これらのノードをレイアウトにおいて互いに隣に設置し、（例えば、ドレイン領域をより大きくし、ウェル−接合部及びウェル−タイへの距離を変化させることによって）ノードの１つをシングル・イベントに関してドミナントにする。
ｃ．一次回路部のドミナント・コンタクト領域に結合されたネットが、冗長回路部のドミナント・コンタクト領域に結合されたネットとは反対の状態を記憶することを保証する。
ｄ．一次回路と冗長回路との両方に影響するシングル・イベントが、一次部及び冗長部におけるドミナント・ノード及び非ドミナント・ノードの両方にも常に影響するような方法で、一次及び冗長コンタクト領域を互いに対して設置する。
（ｉ）このようにして、一次部又は冗長部のいずれも、ドミナント・ノードはこの回路部が反転されること（すなわち、その状態又は電圧が変化すること）ができないことを保証する状態にある。したがって、あらゆる状況において、冗長部の１つのみがシングル・イベントによって反転されることができる。]
[0028] Ｃ．考察、明確化、及び特定の回路セル
基本順序論理回路素子（ラッチ、スクラム型メモリ・セル等）において、状態を維持する２つのメイン・ネットが存在する。これらは常に反対の状態（電圧）を有することになる。図１は、ＣＭＯＳ技術において実装されたラッチ回路の基本コンポーネントの概略図を示す。このラッチにおいて、各々の２つの（メイン）ネットはレイアウトにおける２つのコンタクト領域（ｎｍｏｓデバイスのドレイン及びｐｍｏｓのドレイン）に結合される。] 図１
[0029] この構成において、ラッチの状態に対して反対の影響を有することになるコンタクト領域が、同じシングル・イベントによって影響されるとき、（上記のステップ１）と同様に識別することができる。
ａ．両方のｐｍｏｓドレインに影響するシングル・イベントがラッチの状態に対して反対の影響を有することになる。
ｂ．両方のｎｍｏｓドレインに影響するシングル・イベントがラッチの状態に対して反対の影響を有することになる。
ｂ．同じノードの両方のｐｍｏｓ及びｎｍｏｓドレインに影響するシングル・イベントがラッチの状態に対して反対の影響を有することになる。]
[0030] 対称的方法では、対称配置において（すなわち、周囲レイアウトに関して対称であり同じ形状を有する）、反対の影響をもつドレインが互いに隣に設置されるようにレイアウトを整える。これは、上記の方法１のステップ２である。図２は、上記の最初の２つの対向するコンタクト領域の識別を使用した配置を示す。このとき、シングル・イベントが回路の２つのネットを通過する方向を有する場合に反転されることができないラッチを有する。] 図２
[0031] 方法１のステップ３、並びに方法２は、付加的な（冗長）回路（ここではラッチ）が利用可能であるときのケースに関係する。状態を維持するために２つのラッチを使用する回路構成において、一次ラッチからのｎ１、ｎ２、及び、二次ラッチからのｎ３、ｎ４の、４つのメイン・ノードが存在することになる。１つのラッチからのノードは、反対の状態にあり、正しい回路動作の間、一次ラッチにおける各ノードは二次ラッチにおける１つのノードと常に同じ状態を有することになる。この状況は表１に示されており、ｎ１とｎ３は同じ状態を維持し、ｎ２とｎ４は同じ状態を維持する。]
[0032] ステップ３によれば、ここで第２ラッチのノードは、両方のラッチに影響する延長されたイベントが発生するときに、それが各々の個々のラッチ又は少なくともそれらの１つにおける対向ノードの両方に影響する方向となるように、第１ラッチに対して設置される。図１１は、ドミナント・ノードを有する方法（上記の方法２）が用いられ、あらゆるシングル・イベントによって両方ではなく多くとも１つのラッチが反転されることができる方法で２つのラッチが互いに対して設置された配置を示す。] 図１１
[0033] 同じ状況は他の順序素子（例えば、メモリ・セル）についても同じであり、この方法は、これらの素子に同様に適用される。この方法はまた、状態を維持するために２つより多いノードを使用する素子、並びに、一次及び二次冗長ネットを有する非順序素子にも適用される。]
[0034] ２つの又はそれ以上の冗長ネットから正しい信号を抽出するために、フィルタリング、又は多数決回路が用いられる。フィルタリングは、冗長ネットの１つが間違っている場合（例えば、同じ電圧状態を搬送する冗長ネットについては、電圧状態が異なる場合）のあらゆる時点で、信号がフィルタリング回路を通過することは許可されないことを保証する。ビルト−イン・ソフト・エラー（ＢＩＳＥＲ）設計[Ｍｉｔｒａ２００５]は、こうした構成の例である。少なくとも３つの冗長回路上で用いられている多数決回路が、冗長ネットの電圧状態の間で多数決を行う。三重モード冗長（Ｔｒｉｐｌｅ ｍｏｄｅ ｒｅｄｕｎｄａｎｃｙ）（ＴＭＲ）構成は、このタイプの冗長性を使用するものである。]
[0035] 本発明はまた、レイアウト方法を用いて作成された幾つかの特定のＤＩＣＥセルを含む。その回路が図３に示されているＤＩＣＥ（Ｄｕａｌ Ｉｎｔｅｒｌｏｃｋｅｄ Ｃｅｌｌ）ラッチ[Ｎｉｃ２００５]も回路状態を記憶するために４つのネットを使用するが、図３に見られるように、それらは２つの別のラッチとしてではなくインタロックされる方法で結合される。] 図３
[0036] 本発明のＤＩＣＥセルの４つのストレージ・ネットの主配置は、ネットのコンタクト領域が一方向に沿って設置され（例えば、図４）、それらがシングル・イベントの影響を最小にし又は除去する特定の順番を有し、したがってストレージ素子がシングル・イベントによって反転される可能性を低下させ又はなくすものである。第１の変形（変形１）は図４に示される。この変形において、ＭＯＳＦＥＴペアは、共通のＭＯＳＦＥＴソース・コンタクトをそれらの間に有する同じ活性領域に設置されている。しかしながら、それらはまた、別のソース・コンタクトを用いて別の活性領域に設置することもでき、それらはまた、ソースがドレイン・ノードの方向に対して垂直になるように配向することもできる。] 図４
[0037] 変形２−４（図５−図１０）においては保護ノードが付加されている。それらは特定の敏感なノード・ペアを保護するように働き、通常の回路動作の間は（必ずしも）アクティブではない。しかしながら、それらは、それらのゲートを他のストレージ・ノードに結合するアクティブ・デバイスとして用いることもできる。例えば、変形１は、通常のレイアウトよりもかなり堅牢である（敏感なノード・ペアの間に他のノードを有さない）が、主にノード・ペアｐ１−ｎ２についての、何らかのシングル・イベントに対する敏感さが依然として残っている。変形１を図５−図６に示すように拡張することによってノード・ペアｐ１−ｎ２も保護される。これは変形２である。変形２におけるほとんどの敏感なノード・ペアはｎ１−ｐ４ノード・ペアであり、このペアは、変形３の拡張により保護される（図７−図８）。最後に、ラッチは、付加的な保護ノードを付与することによって対称にすることができる。保護ノードの十分に対称な配置は図９−図１０（第３の変形）に示される。] 図１０ 図５ 図６ 図７ 図８ 図９
[0038] 付加的な保護ＭＯＳＦＥＴの付与は、冗長ネットを使用する回路への一般的な用途を有する。ＤＩＣＥ回路の場合と同じ方法で、それらは、シングル・イベントの間は浮動することになる（電源、すなわちＶＳＳ又はＶＤＤに結合されない）回路ノードの状態を保つために用いることができる。浮動ネットは、それらの電圧状態を非常に容易に変化させることができる（すなわち、シングル・イベントとの非常に弱い相互作用によってでさえも）シングル・イベント電荷に対して非常に敏感になる。付加的な保護デバイスは、シングル・イベントの間、部分的にただオンになるだけの場合でさえも、シングル・イベントの間に浮動することになるノードをより一層安定させることになる。ｃ−素子フィルタリング回路のためのこうした保護デバイス付与の、別の（ＤＩＣＥでない）例は、図１３に示される。] 図１３
[0039] 本発明はまた、信号を搬送する１つの（一次）ネットが存在し、一次ネット上の信号とは逆の信号を第２（冗長）ネットが搬送するような方法で（すなわち、一次ネット上の電圧が高いとき、冗長ネット上の電圧は常に低く、逆もまた同様である）、すべての又はいくつかのネットが重複されている組み合わせ回路を含み、このレイアウト方法によれば、一次及び冗長ネットのコンタクト領域は、シングル・イベントが両方のネットに影響するときに、電圧パルスが両方にではなく１つのネット上にのみ生成されることができるような方法で設置される。このタイプの重複組み合わせ回路については、フィルタリングはまた、（信号が単一の順序素子にラッチされる前のある時点で）出力に適用される必要があり、そうすることで、両方のネットがそれらの正しい状態（すなわち、一方が他方の逆である）を有する限り、信号の伝播が防止される。もう１つの方法として、順序素子を重複させ、回路内のある点でエラー検出及び訂正を付与することもできる（エラーは、２つの冗長ネット上の信号を比較することによって識別されている）。このタイプの重複組み合わせ回路は図１２に示される。] 図１２

权利要求:

請求項1
コンタクト領域を含む電子回路をレイアウトするための方法であって、ａ．回路内の各コンタクト領域についての、前記各コンタクト領域の近くで起こるシングル・イベントに起因した、回路内の１つ又はそれ以上のネットの電圧状態に対する影響を判定し、ｂ．シングル・イベントが回路内のネットの電圧状態に対する反対の影響を有するときのコンタクト領域、及び、シングル・イベントが回路内のネットの電圧状態に対する反対でない影響を有するときのコンタクト領域が識別されるような方法で、前記コンタクト領域を分類し、ｃ．シングル・イベントが回路ネットの電圧状態に対する反対の影響を有するときに、対向する第１及び第２コンタクト領域が回路によって及び設計ルールによって許される限り互いに近くに設置されるような方法で、これらのコンタクト領域を設置し、ｄ．回路内のネットの電圧状態に対し、シングル・イベントに起因した、反対でない影響を有する、第１コンタクト領域及び第２コンタクト領域を、隣接しない状態で設置し、前記第１コンタクト領域と第２コンタクト領域との間に、シングル・イベントに起因した、前記第１及び第２コンタクト領域とは反対の、回路内のネットの電圧状態に対する影響を有する第３コンタクト領域を設置し、ｅ．前記反対の影響が同一であるが反対の強さとなるような方法で、設置された前記コンタクト領域に対するシングル・イベントの影響の強さを調節する、ことを含む方法。
請求項2
前記回路が同一の信号（又は信号とその逆の信号）を搬送する少なくとも２つのネットを有し、これらのネットの各々が少なくとも２つのコンタクト領域を有し、シングル・イベントが前記２つのネットの電圧状態に対する反対の影響を有するとき、ａ．シングル・イベントが２つの冗長ネットに対し電圧状態を変化させる影響を有するとき、各々が別の冗長ネットからの、第１コンタクト領域及び第２コンタクト領域を、隣接しない状態で設置し、前記第１コンタクト領域と第２コンタクト領域との間に、シングル・イベントに起因した、前記第１及び第２コンタクト領域とは反対の、少なくとも１つの冗長ネットの電圧状態に対する影響を有する第３コンタクト領域を設置し、ｂ．前記２つの冗長ネットに影響する（冗長ネットを通過する）あらゆるシングル・イベントが決して両方のネットではなく最大で１つのネットの状態を変化させることができるような方法で、設置された前記コンタクト領域に対するシングル・イベントの影響の強さを調節する、ことを含む、請求項１に記載の方法。
請求項3
前記回路がＭＯＳＦＥＴデバイスを使用し、ａ．請求項１及び請求項２に記載のコンタクト領域として電源ネット（ＶＳＳ、ＶＤＤ）に直接結合されない、すべてのＭＯＳＦＥＴソース（Ｓ）及びドレイン（Ｄ）ドーピング領域を識別し、ｂ．ｎ−型ＭＯＳＦＥＴドレイン又はソースを、シングル・イベントがこのコンタクト領域に結合されたネットの電圧状態をｌｏｗに引き下げる影響を有するときのコンタクト領域として識別し、ｐ−型ＭＯＳＦＥＴドレイン又はソースを、シングル・イベントがこのコンタクト領域に結合されたネットの電圧状態をｈｉｇｈに引き上げる影響を有するときのコンタクト領域として識別する、ことを含む、請求項１又は請求項２に記載の方法。
請求項4
ａ．２つの前記ネットの間に付加的なＭＯＳＦＥＴデバイスを付与して、１つ（第１）のネットがその電圧状態を変化させるシングル・イベントによって影響される場合、２つのネットを結合している付加的なＭＯＳＦＥＴデバイスがオンにされて、第２ネットの状態が変化されないことが保証されるような方法で、反対の電圧状態（ｈｉｇｈ／ｌｏｗ電圧レベル）をあらゆる時点で搬送し、ｂ．付加的なｐ−型ＭＯＳＦＥＴによって、それらのゲートがＨｉｇｈレベルの電力ネット（ＶＤＤ）に結合された状態で、前記２つのネットにおけるｐ−型ＭＯＳＦＥＴのソース又はドレインを結合し、付加的なｎ−型ＭＯＳＦＥＴによって、それらのゲートがｌｏｗレベルの電力ネット（ＶＳＳ）に結合された状態で、前記２つのネットにおけるｎ−型ＭＯＳＦＥＴのソース又はドレインを結合する、ことをさらに含む、請求項３に記載の方法。
請求項5
電圧状態を記憶する少なくとも１つのネットと前記電圧状態とは反対（逆）の値を記憶する少なくとも１つのネットとを各々有する２つ又はそれ以上のラッチを使用して素子の状態を記憶する、順序論理又はメモリ・セル及びレイアウトであって、ａ．少なくとも４つのこれらのネットのコンタクト領域がレイアウト内の１つのラインに沿って対称に設置され、２つの前記コンタクト領域のいずれも、ｉ．シングル・イベントがネットの電圧状態に対して同じ影響を有するとき、同じ電圧状態を搬送し、ｉｉ．シングル・イベントが互いに隣に設置されたネットのデータ（電圧）に対して反対の影響を有するとき、異なる電圧状態（すなわち特定の電圧状態とその逆の状態）を搬送する、ことがないように互いに対して設置される方法による、各ネット（特定の電圧状態又はその逆の状態を保つ）のコンタクト領域の配置と、を含む、順序論理又はメモリ・セル及びレイアウト。
請求項6
４つのインバータ回路からなり、各インバータ回路が、１つのｐ−型ＭＯＳＦＥＴと１つのｎ−型ＭＯＳＦＥＴからなり、前記インバータが、前記各インバータの出力を別の第２インバータのｐ−型ＭＯＳＦＥＴのゲートに及び別の第３インバータのｎ−型ＭＯＳＦＥＴのゲートに結合することによって、デュアル・インタロック・セル（ＤＩＣＥ）として結合され、各ゲートは１つの出力にのみ結合されており、したがって、一方が各インバータ出力に及び２つのゲートに結合された４つのネットを有し、２つの前記ネットは同じ電圧状態を搬送し、その他の２つは最初の２つの前記ネットの電圧状態とは逆の電圧状態を搬送し、各ネットが、１つのｐ−型ドレイン・コンタクト領域と１つのｎ−型ドレイン・コンタクト領域とを有する、順序論理セルであって、ａ．各々の前記４つのネットのコンタクト領域がレイアウト内のラインに沿って設置された配置と、を含み、ｂ．２つの隣接するｎ−ドレイン・コンタクト領域又は２つの隣接するｐ−ドレイン・コンタクト領域が、反対の電圧状態を搬送する２つのネットに常に属し（結合され）、隣接するｎ−ドレイン・コンタクト領域とｐ−ドレイン・コンタクト領域が、同じ電圧状態を搬送するネットに常に属する、ことを特徴とする順序論理セル。
請求項7
請求項６に記載の順序素子の２つの回路ネットの間に１つ又はそれ以上の付加的な保護ＭＯＳＦＥＴデバイスが付与され結合され、ａ．前記付加的なｐ−型デバイスが有するそれらのゲートが、高い電圧レベル（ＶＤＤ）に結合され、ドレイン又はソースのいずれかが、請求項６に記載の順序回路内の第１回路ネットのｐ−型コンタクト領域であり（共有され）、他方のコンタクト（ドレイン又はソース）が別の第２の付加的なｐ−型ＭＯＳＦＥＴのソース・コンタクト領域又はドレイン・コンタクト領域のいずれかに結合されており、前記第２の付加的なＭＯＳＦＥＴの他方のコンタクト（ドレイン又はソース）が、前記順序回路内の第２ネットに結合された又はネットには結合されずに前記順序回路の第２ネットのｐ−型ドレインに隣接するコンタクト領域に結合されたｐ−型コンタクト領域であり（共有され）、前記順序回路内の第２ネットは前記第１ネットとは逆の電圧状態を有し、前記付加的なｎ−型デバイスが有するそれらのゲートが、低い電圧レベル（ＶＳＳ）に結合され、ドレイン又はソースのいずれかが、請求項６に記載の順序回路内の第１回路ネットのｎ−型コンタクト領域であり（共有され）、他方のコンタクト（ドレイン又はソース）が別の第２の付加的なｎ−型ＭＯＳＦＥＴのソース又はドレイン・コンタクト領域のいずれかに結合されており、前記第２の付加的なＭＯＳＦＥＴの他方のコンタクト（ドレイン又はソース）が、前記順序回路内の第２ネットに結合された又はネットには結合されずに前記順序回路の第２ネットのｎ−型ドレインに隣接するコンタクト領域に結合されたｎ−型コンタクト領域であり（共有され）、前記順序回路内の第２ネットが前記第１ネットとは逆の電圧状態を有する、ように前記付加的なデバイスが結合された、構成と、ｂ．前記付加的なＭＯＳＦＥＴデバイスに属する任意の付加的なドレイン又はソース・コンタクト領域が請求項６に記載の順序回路のコンタクト領域と同じレイアウト内のラインに設置された構成と、を含むことを特徴とする請求項６に記載の順序デュアル・インタロック・セル（ＤＩＣＥ）回路。
請求項8
前記冗長ネットの出力にフィルタリング又は多数決回路が結合され、前記フィルタリング回路が、２つの冗長ネットの場合に用いられ、両方のネットが正しいデータを有さない限りデータ信号が通過するのを防止し、３つの冗長ネット上で用いられる前記多数決回路が前記冗長ネットの状態の間で多数決を行い、ａ．１つの(一次）ネットに対する、シングル・イベントにより生じた全影響がその冗長対に対する、シングル・イベントにより生じた全影響とは反対であり、シングル・イベントが一次ネットと冗長ネットとの両方に影響するときに１つの及び１つのみのこれらのネットがその状態を変化させることができることを保証するように、シングル・イベントに対する応答の強さが調節されるレイアウトと、を含むことを特徴とする請求項５に記載の順序論理又はメモリ・セル及びレイアウト。
請求項9
論理素子が重複され（全体にわたって又は選択された部分において）、したがってデータ信号が一次ネットによって及び二次ネット（信号又はその逆の信号のいずれかを搬送する）によって搬送され、前記２つの冗長ネットが正しい信号を搬送しない限り信号が通過するのを防止するいずれかのフィルタリング回路が、各順序素子の前に設置され、又は前記順序素子も重複され（後者のケースは重複回路チェーンの末端でエラー検出及び／又は訂正を必要とする）、ａ．前記第１及び第２コンタクト領域の間にこのラインに沿って少なくとも１つの第３コンタクト領域が存在しない限り、シングル・イベントが前記回路領域に結合されたネット内の電圧状態を変化させる影響を有するとき、シングル・イベントが前記２つの冗長ネットのうちの少なくとも一方の電圧状態に対して前記第１及び第２コンタクト領域とは反対の影響を有するときに、各々が別の冗長ネットからの第１及び第２コンタクト領域間に直線ラインが存在しないように、前記２つの冗長ネット（一次及び二次）のコンタクト領域が設置された、レイアウトと、を含む、組み合わせ回路。
請求項10
ａ．２つの冗長ネットのうちの一方に対する、シングル・イベントにより生じた全影響が、２つの冗長ネットのうちの他方に対する、シングル・イベントにより生じた全影響とは反対であり、シングル・イベントが前記２つの冗長ネットの両方に影響するときにこれらの２つのネットのうちの１つのみが回路内にエラー信号を生成することができることを保証するように、シングル・イベントに対する応答の強さが調節されたレイアウトと、を含むことを特徴とする請求項９に記載の組み合わせ回路。